為了充分發(fā)揮芯片的性能，應(yīng)利用一個(gè)差分信號(hào)驅(qū)動(dòng)ADC的采樣時(shí)鐘輸入端（CLK+和CLK−）。  通常，應(yīng)使用變壓器或電容將該信號(hào)交流耦合到CLK+引腳和CLK−引腳內(nèi)。 這兩個(gè)引腳有內(nèi)部偏置，無需其它偏置。

　　高速、高分辨率ADC對(duì)時(shí)鐘輸入信號(hào)的質(zhì)量非常敏感。為使高速ADC實(shí)現(xiàn)出色的信噪比（SNR），必須根據(jù)所需的輸入頻率認(rèn)真考慮均方根（rms）時(shí)鐘抖動(dòng)。rms時(shí)鐘抖動(dòng)可能會(huì)限制SNR，哪怕性能最佳的ADC也不例外，輸入頻率較高時(shí)情況會(huì)更加嚴(yán)重。  在給定的輸入頻率（fA）下，僅由孔徑抖動(dòng)（tJ）造成的SNR下降計(jì)算公式如下：

　　SNR = 20 × log10 （2 × π × fA × tJ）

　　公式中，均方根孔徑抖動(dòng)表示所有抖動(dòng)源（包括時(shí)鐘輸入信號(hào)、模擬輸入信號(hào)和ADC孔徑抖動(dòng)）的均方根。 中頻欠采樣應(yīng)用對(duì)抖動(dòng)尤其敏感，如下圖所示。  均方根時(shí)鐘抖動(dòng)相同時(shí)，若ADC的模擬輸入頻率提高到三倍，SNR會(huì)降低10dB。

　　圖中顯示了不同均方根時(shí)鐘抖動(dòng)條件下受限于SNR的性能與輸入頻率的關(guān)系。  可注意到，隨著輸入頻率提高，為了實(shí)現(xiàn)與較低輸入頻率下相同的SNR限值，需要降低均方根時(shí)鐘抖動(dòng)。  例如，均方根時(shí)鐘抖動(dòng)為200fs時(shí)，ADC在250MHz時(shí)的SNR性能限值為70dB，但1GHz輸入信號(hào)要實(shí)現(xiàn)相同性能，均方根時(shí)鐘抖動(dòng)必須為50fs或更低。

　　理想信噪比與模擬輸入頻率和抖動(dòng)的關(guān)系

　　當(dāng)孔徑抖動(dòng)可能影響ADC的動(dòng)態(tài)范圍時(shí)，應(yīng)將時(shí)鐘輸入信號(hào)視為模擬信號(hào)。 為避免在時(shí)鐘信號(hào)內(nèi)混入數(shù)字噪聲，時(shí)鐘驅(qū)動(dòng)器電源應(yīng)與ADC輸出驅(qū)動(dòng)器電源分離。  如果時(shí)鐘信號(hào)來自其它類型的時(shí)鐘源（通過門控、分頻或其它方法），則應(yīng)在最后對(duì)原始時(shí)鐘進(jìn)行重定時(shí)。